加法器的设计原理

加法器是数字系统中的基本逻辑器件,减法器和硬件乘法器均可以用加法器来构成。因此,它也常常是数字信号处理系统中的限速元件。通过仔细优化加法器可以得到一个速度快且面积小的电路,同时也大大提高了数字系统的整体性能。

1、 加法器设计概述目前,多位加法器有两种主要的构成方式,即串行进位方式和并行进位方式。并行进位加法器有进位产生逻辑,运算速度较快。串行进位加法器是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加,相同位数的并行加法器与串行加法器之间的差距也越来越大。因此,在工程实践中,选择加法器往往需要在速度和容量之间进行折中,从而找到一个恰到好处的应用方案。

2、 4位并行加法器之间是并行关系,但是各级全加器之间仍然是级联关系,这是因为FPGA使用查找表的原理实现加fa0功能,因而可以直接实现并联加fa0功能,而不需要优化内部CMOS进位链的结构。

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